中国专利CN214337891U 电子电路以及西格玛-德尔塔模数转换器电路

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专利摘要:
本公开的实施例涉及电子电路以及西格玛‑德尔塔模数转换器电路。一种电子电路，包括：数模转换器电路，有2N‑1个单位电阻数模转换器元件，每个单位电阻数模转换器元件包括由四个2N‑1位控制信号的对应位控制的四个切换电路，对2N‑1个单位电阻数模转换器元件的输出求和以生成模拟输出信号；以及四路信号生成器电路，被配置为响应于采样时钟和2N‑1位温度计编码的输入信号而生成四个2N‑1位控制信号，四路信号生成器电路控制四个2N‑1位控制信号的生成，使得四个2N‑1位控制信号的位的所有逻辑状态至少在采样时钟的一个周期的持续时间内保持恒定。利用本公开的实施例，准许调制器的操作使用更低采样率实现给定分辨率；或准许调制器的操作以给定采样率实现更高分辨率。
公开号:CN214337891U
申请号:CN202023027472.6U
申请日:2020-12-15
公开日:2021-10-01
发明作者:V·特里帕蒂
申请人:STMicroelectronics International NV；
IPC主号:H03M3-04

专利说明:
[n0001] 本实用新型大体上涉及一种数模转换器(DAC)电路，并且具体地涉及一种用于在连续时间(CT)西格玛-德尔塔(SD)调制器电路中被使用的多位DAC电路。
[n0002] 图1示出了常规连续时间(CT)西格玛-德尔塔(SD)模数转换器(ADC)电路10的时域框图。电路10包括连续时间西格玛-德尔塔调制器电路12(此处图示为一阶电路)，其具有被配置为接收模拟输入信号A的输入和被配置为生成数字输出信号B的输出，该数字输出信号B由1位代码的脉冲密度调制脉冲流组成。由在信号B的脉冲流中的脉冲数目的计数除以在已知时间间隔内的输入信号A的(由采样时钟以采样率fs设置的)样本总数所形成的比率表示输入信号A的瞬时幅度。电路10还包括抽取器电路14，其将在数字输出信号B的脉冲流中的脉冲累加并且求平均，以生成数字信号C，该数字信号C以由抽取因子设置的输出字速率fd(其中fd＜＜fs)通过多位(M位，其中M＞＞1)数字字流组成。
[n0003] 西格玛-德尔塔调制器电路12的一阶实施方式包括差分放大器20(或求和电路)，其具有接收模拟输入信号A的第一(非反相)输入和接收模拟反馈信号D的第二(反相)输入。差分放大器20响应于在模拟输入信号A与模拟反馈信号D之间的差(即，vdif(t)＝A(t)-D(t))而输出模拟差分信号vdif。模拟差分信号vdif由积分器电路22(一阶环路滤波器)积分以生成变化信号vc，该变化信号具有的斜率与幅度取决于模拟差分信号vdif的符号与幅度。比较器电路24以采样率fs响应于采样时钟而对变化信号vc进行采样，并且将变化信号vc的每个样本与参考信号vref进行比较，以生成数字输出信号B的对应单一位脉冲(如果vc≥vref，那么单一位具有第一逻辑状态，如果vc＜vref，那么单一位具有第二逻辑状态)。比较器电路24作为用于量化变化信号vc的单一位量化电路而有效地操作。在反馈环路中的单一位数模转换器(DAC)电路26然后将数字输出信号B的逻辑状态转换为针对模拟反馈信号D的对应模拟信号电平。
[n0004] 能够利用如由图2所示的多位量化(例如N个位，其中1＜N＜＜M)来代替实施西格玛-德尔塔调制器电路12。该电路实施方式需要在反馈环路中的多位(例如N位)量化电路24’和多位DAC电路26’。量化电路24’以由采样时钟CLK设置的采样率fs对变化信号vc进行采样，并且针对每个样本生成2^N-1位温度计编码的输出字。多位量化的使用存在优于图1的单一位实施方式的多个优点，包括：准许调制器的操作使用更低采样率fs实现给定分辨率；或准许调制器的操作针对给定采样率fs实现更高分辨率。DAC电路26’是电阻电路，其包括分别由数字输出信号B的温度计码字的2^N-1位驱动的2^N-1个单位电阻DAC元件(UE)，其中，在DAC电路输出处对来自被驱动的单位电阻DAC元件的电流输出进行求和，以生成用于模拟反馈信号D的模拟信号电平。抽取器电路14用来对在数字输出信号B的流中的2^N-1位温度计码字进行低通滤波以及下采样，以生成数字信号C，该数字信号C以由抽取因子设置的输出字速率fd通过多位(M位，所需分辨率，其中M＞＞N)数字字流组成。
[n0005] 西格玛-德尔塔调制器电路12的关键特点为其将由于量化电路24、24’的操作而引起的量化噪声推向远离感兴趣信号的更高频率的能力。这在本领域中被称作噪声成形。然后可以利用低通滤波特点(即，频率响应)来实施抽取器电路14，以在实质上去除成形后的量化噪声的高频分量。
[n0006] 然而，因为在反馈环路中的DAC电路26’的2^N-1个单位电阻DAC元件中存在的固有失配，因此难以使用西格玛-德尔塔调制器电路中的多位量化；该失配直接转化为整个调制器12的非线性。该非线性是由于例如多位DAC电路的不相等的模拟信号输出步长的存在(即，由于2^N-1个单位电阻DAC元件之间的失配)而引起的。
[n0007] 作为由于在单位电阻DAC元件之间的失配而引入在DAC电路26’的模拟输出中的非线性的结果，相对于调制器输出频谱，本底噪声将增加，并且期望信号频段内的谐波失真也会增加。DAC非线性还将量化电路24’的量化噪声调制到信号频段中，从而导致信噪比(SNR)以及信噪失真比(SNDR)降低。
[n0008] 现在参考图3，在本领域中已知的是通过在反馈环路中采用电路102来解决DAC非线性问题，该电路102实施数据加权平均(DWA)算法以便相对于2^N-1个单位电阻DAC元件实现一阶动态元件匹配(DEM)。电路102接收从量化电路24’输出的系列2^N-1位温度计码字并且生成一系列2^N-1位控制字以便致动DAC电路26’的2^N-1个单位电阻DAC元件，从而使得随着时间的流逝，所有2^N-1个单位电阻DAC元件将在生成模拟反馈信号D时相对均等地被致动。
[n0009] DWA算法的执行将除了量化延迟之外的处理延迟引入到信号处理环路中。重要的是，总延迟(被称为过度环路延迟(ELD))不超过采样时钟CLK的一个周期Ts，这是因为这可能导致调制器不稳定性。实际上，优选的是，ELD满足以下约束：0.5Ts＜ELD＜0.75Ts。然而，尽管存在校准2^N-1个单位电阻DAC元件的益处并且由于DWA操作而具有可接受的ELD，但图3的调制器10’的性能是不可接受的。这归因于关于以下一项或多项的问题：a)响应于DWA算法而在采样时钟的每个边沿处切换DAC电路26’的2^N-1个单位电阻DAC元件；b)通过DWA算法对转换数目进行修改，这会引起急剧的频谱变化；c)非线性短时脉冲波干扰能量的存在(动态非线性)；以及d)由于数据依赖的切换(响应于DWA)符号间干扰(ISI)而引起的谐波失真的急剧增加。
[n0010] 因此，在本领域中需要通过实施用于连续时间西格玛-德尔塔调制器的反馈路径中的改善型DAC电路来解决前述问题。
[n0011] 本公开的目的是提供电子电路以及西格玛-德尔塔模数转换器电路，以至少部分地解决现有技术中存在的上述问题。
[n0012] 本公开的一方面提供了一种电路，包括：数模转换器DAC电路，具有2^N-1个单位电阻DAC元件，其中每个单位电阻DAC元件包括由四个2^N-1位控制信号的对应位控制的四个切换电路，其中对2^N-1个单位电阻DAC元件的输出进行求和以生成模拟输出信号；以及四路信号生成器电路，被配置为响应于采样时钟和2^N-1位温度计编码的输入信号而生成四个2^N-1位控制信号，其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得四个2^N-1位控制信号的位的所有逻辑状态至少在采样时钟的一个周期的持续时间内保持恒定。
[n0013] 根据本公开的实施例，其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得在四个2^N-1位控制信号的位的逻辑状态中的所有变化响应于采样时钟的周期的相同前沿或后沿而发生。
[n0014] 根据本公开的实施例，其中四路信号生成器电路包括：分频器电路，分频器电路被配置为将采样时钟分频并且生成分频后的采样时钟，并且其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得在四个2^N-1位控制信号的位的逻辑状态中的所有变化响应于分频后的采样时钟的边沿而发生。
[n0015] 根据本公开的实施例，其中每个单位电阻DAC元件的四个切换电路包括：第一切换电路，被配置为响应于四个2^N-1位控制信号中的第二控制信号的逻辑反相以及四个2^N-1位控制信号中的第一控制信号，而在第一参考电压与第二参考电压之间切换第一公共节点；第二切换电路，被配置为响应于四个2^N-1位控制信号中的第四控制信号的逻辑反相以及四个2^N-1位控制信号中的第三控制信号，而在第一参考电压与第二参考电压之间切换第一公共节点；第三切换电路，被配置为响应于四个2^N-1位控制信号中的第一控制信号的逻辑反相以及四个2^N-1位控制信号中的第二控制信号，而在第一参考电压与第二参考电压之间切换第二公共节点；以及第四切换电路，被配置为响应于四个2^N-1位控制信号中的第三控制信号的逻辑反相以及四个2^N-1位控制信号中的第四控制信号，而在第一参考电压与第二参考电压之间切换第二公共节点。
[n0016] 根据本公开的实施例，电子电路还包括：第一电阻电路，被耦合于第一公共节点与第一求和输出节点之间，第一求和输出节点用于提供模拟输出信号的第一分量；以及第二电阻电路，被耦合于第二公共节点与第二求和输出节点之间，第二求和输出节点用于提供模拟输出信号的第二分量。
[n0017] 根据本公开的实施例，其中第一分量与第二分量是模拟输出信号的差分电流。
[n0018] 根据本公开的实施例，其中四路信号生成器电路包括：分频器电路，被配置为将采样时钟分频，并且生成分频后的采样时钟；第一逻辑电路，被配置为将2^N-1位温度计编码的输入信号的每个位与分频后的采样时钟逻辑组合，以生成第二控制信号的对应位；第二逻辑电路，被配置为将2^N-1位温度计编码的输入信号的每个位与分频后的采样时钟的逻辑反相逻辑组合，以生成第四控制信号的对应位；第三逻辑电路，被配置为将2^N-1位温度计编码的输入信号的逻辑反相的每个位与分频后的采样时钟逻辑组合，以生成第一控制信号的对应位；以及第四逻辑电路，被配置为将2^N-1位温度计编码的输入信号的逻辑反相的每个位与分频后的采样时钟的逻辑反相逻辑组合，以生成第三控制信号的对应位。
[n0019] 根据本公开的实施例，其中四路信号生成器电路还包括：锁存电路，用于四个2^N-1位控制信号中的每个2^N-1位控制信号，锁存电路被配置为响应于通过向采样时钟施加延迟生成的经延迟的采样时钟而锁存四个2^N-1位控制信号的位。
[n0020] 根据本公开的实施例，其中2^N-1位温度计编码的输入信号是利用数据加权平均DWA生成的。
[n0021] 根据本公开的实施例，电子电路还包括DWA电路，被配置为向接收到的2^N-1位温度计编码的信号应用数据加权平均，以便生成2^N-1位温度计编码的输入信号。
[n0022] 根据本公开的实施例，电子电路还包括多位量化电路，被配置为生成2^N-1位温度计编码的信号。
[n0023] 本公开的另一方面提供了一种西格玛-德尔塔模数转换器ADC电路，包括：环路滤波器电路，被配置为根据模拟输入信号与模拟反馈信号的差值生成差值信号，并且对差值信号进行滤波以生成变化信号；多位量化电路，被配置为量化变化信号，并且生成2^N-1位温度计编码的信号；四路信号生成器电路，被配置为响应于采样时钟以及2^N-1位温度计编码的信号而生成四个2^N-1位控制信号；数模转换器DAC电路，具有2^N-1个单位电阻DAC元件，其中每个单位电阻DAC元件包括由四个2^N-1位控制信号的对应位控制的四个切换电路；其中对2^N-1个单位电阻DAC元件的输出进行求和，以生成模拟反馈信号；以及其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得四个2^N-1位控制信号的位的所有逻辑状态至少在采样时钟的一个周期的持续时间内保持恒定。
[n0024] 根据本公开的实施例，其中2^N-1位温度计编码的信号是利用数据加权平均DWA生成的。
[n0025] 根据本公开的实施例，西格玛-德尔塔模数转换器ADC电路还包括DWA电路，被配置为向来自多位量化电路的2^N-1位温度计编码的输出信号应用数据加权平均，以便生成2^N-1位温度计编码的信号。
[n0026] 根据本公开的实施例，其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得在四个2^N-1位控制信号的位的逻辑状态中的所有变化响应于采样时钟的周期的相同前沿或后沿而发生。
[n0027] 根据本公开的实施例，其中四路信号生成器电路包括：分频器电路，分频器电路被配置为将采样时钟分频并且生成分频后的采样时钟，并且其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得在四个2^N-1位控制信号的位的逻辑状态中的所有变化响应于分频后的采样时钟的边沿而发生。
[n0028] 根据本公开的实施例，其中每个单位电阻DAC元件的四个切换电路包括：第一切换电路，被配置为响应于四个2^N-1位控制信号中的第二控制信号的逻辑反相以及四个2^N-1位控制信号中的第一控制信号，而在第一参考电压与第二参考电压之间切换第一公共节点；第二切换电路，被配置为响应于四个2^N-1位控制信号中的第四控制信号的逻辑反相以及四个2^N-1位控制信号中的第三控制信号，而在第一参考电压与第二参考电压之间切换第一公共节点；第三切换电路，被配置为响应于四个2^N-1位控制信号中的第一控制信号的逻辑反相以及四个2^N-1位控制信号中的第二控制信号，而在第一参考电压与第二参考电压之间切换第二公共节点；以及第四切换电路，被配置为响应于四个2^N-1位控制信号中的第三控制信号的逻辑反相以及四个2^N-1位控制信号中的第四控制信号，而在第一参考电压与第二参考电压之间切换第二公共节点。
[n0029] 根据本公开的实施例，西格玛-德尔塔模数转换器ADC电路还包括：第一电阻电路，被耦合于第一公共节点与第一求和输出节点之间，第一求和输出节点用于提供模拟输出信号的第一分量；以及第二电阻电路，被耦合于第二公共节点与第二求和输出节点之间，第二求和输出节点用于提供模拟输出信号的第二分量。
[n0030] 根据本公开的实施例，其中第一分量与第二分量是模拟输出信号的差分电流。
[n0031] 根据本公开的实施例，其中四路信号生成器电路包括：分频器电路，被配置为将采样时钟分频并且生成分频后的采样时钟；第一逻辑电路，被配置为将2^N-1位温度计编码的信号的每个位与分频后的采样时钟逻辑组合，以生成第二控制信号的对应位；第二逻辑电路，被配置为将2^N-1位温度计编码的信号的每个位与分频后的采样时钟的逻辑反相逻辑组合，以生成第四控制信号的对应位；第三逻辑电路，被配置为将2^N-1位温度计编码的信号的逻辑反相的每个位与分频后的采样时钟逻辑组合，以生成第一控制信号的对应位；以及第四逻辑电路，被配置为将2^N-1位温度计编码的信号的逻辑反相的每个位与分频后的采样时钟的逻辑反相逻辑组合，以生成第三控制信号的对应位。
[n0032] 根据本公开的实施例，其中四路信号生成器电路还包括：锁存电路，用于四个2^N-1位控制信号中的每个2^N-1位控制信号，锁存电路被配置为响应于通过向采样时钟施加延迟生成的经延迟的采样时钟而锁存四个2^N-1位控制信号的位。
[n0033] 本公开的又一方面提供了一种西格玛-德尔塔模数转换器ADC电路，包括：环路滤波器，被配置为接收模拟输入信号以及第一模拟反馈信号并且生成积分信号；多位量化电路，被配置为量化积分信号并且生成2^N-1位温度计编码的信号；四路信号生成器电路，被配置为响应于采样时钟以及2^N-1位温度计编码的信号而生成四个2^N-1位控制信号；第一数模转换器DAC电路，具有2^N-1个单位电阻DAC元件，其中每个单位电阻DAC元件包括由四个2^N-1位控制信号的对应位控制的四个切换电路；其中对第一DAC电路的2^N-1个单位电阻DAC元件的输出进行求和，以生成第一模拟反馈信号；以及其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得四个2^N-1位控制信号的位的所有逻辑状态至少在采样时钟的一个周期的持续时间内保持恒定。
[n0034] 根据本公开的实施例，其中环路滤波器是至少三阶的，并且环路滤波器还接收第二模拟反馈信号以生成积分信号，并且电路还包括：第二数模转换器DAC电路，具有2^N-1个单位电阻DAC元件，其中每个单位电阻DAC元件包括由四个2^N-1位控制信号的对应位控制的四个切换电路；以及其中对第二DAC电路的2^N-1个单位电阻DAC元件的输出进行求和，以生成第二模拟反馈信号。
[n0035] 根据本公开的实施例，西格玛-德尔塔模数转换器ADC电路还包括数据加权平均DWA电路，被配置为向来自多位量化电路的2^N-1位温度计编码的输出信号应用数据加权平均，以便生成2^N-1位温度计编码的信号。
[n0036] 根据本公开的实施例，其中每个单位电阻DAC元件的四个切换电路包括：第一切换电路，被配置为响应于四个2^N-1位控制信号中的第二控制信号的逻辑反相以及四个2^N-1位控制信号中的第一控制信号，而在第一参考电压与第二参考电压之间切换第一公共节点；第二切换电路，被配置为响应于四个2^N-1位控制信号中的第四控制信号的逻辑反相以及四个2^N-1位控制信号中的第三控制信号，而在第一参考电压与第二参考电压之间切换第一公共节点；第三切换电路，被配置为响应于四个2^N-1位控制信号中的第一控制信号的逻辑反相以及四个2^N-1位控制信号中的第二控制信号，而在第一参考电压与第二参考电压之间切换第二公共节点；以及第四切换电路，被配置为响应于四个2^N-1位控制信号中的第三控制信号的逻辑反相以及四个2^N-1位控制信号中的第四控制信号，而在第一参考电压与第二参考电压之间切换第二公共节点。
[n0037] 根据本公开的实施例，西格玛-德尔塔模数转换器ADC电路还包括：第一电阻电路，被耦合于第一公共节点与第一求和输出节点之间，第一求和输出节点用于提供模拟输出信号的第一分量；以及第二电阻电路，被耦合于第二公共节点与第二求和输出节点之间，第二求和输出节点用于提供模拟输出信号的第二分量。
[n0038] 根据本公开的实施例，其中第一分量与第二分量是模拟输出信号的差分电流。
[n0039] 根据本公开的实施例，其中四路信号生成器电路包括：分频器电路，被配置为将采样时钟分频并且生成分频后的采样时钟；第一逻辑电路，被配置为将2^N-1位温度计编码的信号的每个位与分频后的采样时钟逻辑组合，以生成第二控制信号的对应位；第二逻辑电路，被配置为将2^N-1位温度计编码的信号的每个位与分频后的采样时钟的逻辑反相逻辑组合，以生成第四控制信号的对应位；第三逻辑电路，被配置为将2^N-1位温度计编码的信号的逻辑反相的每个位与分频后的采样时钟逻辑组合，以生成第一控制信号的对应位；以及第四逻辑电路，被配置为将2^N-1位温度计编码的信号的逻辑反相的每个位与分频后的采样时钟的逻辑反相逻辑组合，以生成第三控制信号的对应位。
[n0040] 根据本公开的实施例，其中四路信号生成器电路还包括：锁存电路，用于四个2^N-1位控制信号中的每个2^N-1位控制信号，锁存电路被配置为响应于通过向采样时钟施加延迟生成的经延迟的采样时钟而锁存四个2^N-1位控制信号的位。
[n0041] 利用本公开的实施例，准许调制器的操作使用更低采样率fs实现给定分辨率；或准许调制器的操作以给定采样率fs实现更高分辨率。
[n0042] 为了更好地理解实施例，现在将仅以示例方式参考附图，在附图中：
[n0043] 图1是具有单一位量化的常规西格玛-德尔塔模数转换器电路的时域框图；
[n0044] 图2是具有多位量化的常规西格玛-德尔塔模数转换器电路的时域框图；
[n0045] 图3是具有多位量化和数据加权平均的常规西格玛-德尔塔模数转换器电路的时域框图；
[n0046] 图4A是具有多位量化器、数据加权平均以及控制四路切换型数模转换器的四路信号生成器的连续时间西格玛-德尔塔模数转换器电路的时域框图；
[n0047] 图4B更详细地图示了用于三阶连续时间西格玛-德尔塔模数转换器的图4A的电路的差分信号实施方式；
[n0048] 图5是如在图4B的电路中使用的数模转换器(DAC)电路的框图；
[n0049] 图6是如在图4B的电路中使用的四路信号生成器电路的框图；以及
[n0050] 图7示出了针对四路信号生成器电路的操作的时序图。
[n0051] 现在参考图4A，其示出了具有多位量化器、数据加权平均以及控制四路切换型数模转换器的四路信号生成器的连续时间西格玛-德尔塔模数转换器(调制器)电路100的时域框图。电路100包括连续时间西格玛-德尔塔调制器电路12(此处图示为一阶电路，但应理解，调制器的环路滤波器可以是适于电路应用要求的任何阶；例如，参见图4B的三阶连续时间西格玛-德尔塔调制器电路)，其具有被配置为接收模拟输入信号A的输入以及被配置为生成数字输出信号B的输出，该数字输出信号由多位温度计编码的数据字流组成。在抽取器电路14(包括低通滤波器和下采样器)中处理在信号B的脉冲流中的在采样率为fs处的温度计编码的值，以生成具有所需分辨率并且由抽取因子设置的所需输出字速率fd的输入信号A的等效数字信号C，其中fd＜＜fs。
[n0052] 一阶西格玛-德尔塔调制器电路12包括差分放大器20(或求和电路)，其具有接收模拟输入信号A的第一(非反相)输入以及接收模拟反馈信号D的第二(反相)输入。差分放大器20响应于在模拟输入信号A与模拟反馈信号D之间的差(即，vdif(t)＝A(t)-D(t))而输出模拟差分信号vdif。模拟差分信号vdif由(环路滤波器(此处为一阶类型，但不限于此)的)积分器电路22积分，以生成变化信号vc，该变化信号具有的斜率以及幅度取决于模拟差分信号vdif的符号以及幅度。N位量化电路24’以采样率fs响应于时钟CLK而对变化信号vc进行采样，并且为每个样本生成作为2^N-1位温度计编码的输出字的数字输出信号B。多位量化的使用存在多个优点，包括：准许调制器的操作使用更低采样率fs实现给定分辨率；或准许调制器的操作以给定采样率fs实现更高分辨率。实施数据加权平均(DWA)算法的电路102接收2^N-1位温度计编码的输出字并且输出2^N-1位输出DWA字，从而提供一阶动态元件匹配(DEM)。四路信号生成器电路104接收2^N-1位输出DWA字以及采样时钟CLK，并且生成四个2^N-1位控制字DP1、DP2、DM1和DM2，这些2^N-1位控制字的数据值以与采样时钟CLK的速率相同的速率改变。DAC电路126包括2^N-1个单位电阻DAC元件，其分别由控制字DP1、DP2、DM1和DM2的2^N-1位中的对应位驱动以生成电流，在DAC电路的输出处对该电流进行求和以产生用于模拟反馈信号D的模拟信号。抽取器电路14对在数字输出信号B的流中的2^N-1位码字进行低通滤波以及下采样，以生成数字信号C，该数字信号以由抽取因子设置的输出字速率fd由多位(M位，所需分辨率，其中M＞＞N)数字字流组成。
[n0053] 在图4A中所图示的实施方式是简化方案。在优选实施方式中，电路是全差分的并且包括更高阶西格玛-德尔塔调制器。图4B示出了使用三阶调制器的图4A的电路的差分信号实施方式的电路图。环路滤波器由运算放大器OP1、OP2和OP3形成，以在带有具有前馈以及反馈(CIFF-FB)的级联积分器的配置中针对西格玛-德尔塔调制器电路12的三阶实施方式提供差分放大器20和积分器电路22。因为对具有CIFF-FB的三阶实施方式的选择，因此需要两个DAC 126。每个DAC 126接收从四路信号生成器电路104输出的控制字DP1、DP2、DM1和DM2的2^N-1位，并且提供差分输出信号D(Outm和Outp)。运算放大器OP1接收信号A(Inm和Inp)和D1(来自DAC中的一个DAC的Outm1和Outp1)作为差分信号。运算放大器OP3接收信号D2(来自DAC中的另一个DAC的Outm2和Outp2)作为结合从运算放大器OP2输出的差分信号以及差分输入信号A(Inp和Inm)的差分信号。量化电路24’接收从积分器电路22输出的信号vc作为差分信号。
[n0054] 现在参考图5，其示出了DAC电路126的框图。DAC电路126包括2^N-1个单位电阻DAC元件(UE)110(1)至110(2^N-1)，这些单位电阻DAC元件响应于四路信号生成器电路104的控制字输出而被选择性地致动，以生成模拟反馈信号。每个单位电阻DAC元件110从控制字DP1<2^N-1:1>、DP2<2^N-1:1>、DM1<2^N-1:1>和DM2<2^N-1:1>中的每个控制字接收对应位。例如，单位电阻DAC元件110(1)接收第一位DP1(1)、DP2(1)、DM1(1)和DM2(1)；单位电阻DAC元件110(2)接收第二位DP1(2)、DP2(2)、DM1(2)和DM2(2)；……；并且单位电阻DAC元件110(2^N-1)接收第2^N-1位DP1(2^N-1)、DP2(2^N-1)、DM1(2^N-1)和DM2(2^N-1)。四路信号生成器电路104以将在本文中详细描述的方式根据2^N-1位输出DWA字来生成控制字DP1<2^N-1:1>、DP2<2^N-1:1>、DM1<2^N-1:1>和DM2<2^N-1:1>的位。控制字DP1<2^N-1:1>、DP2<2^N-1:1>、DM1<2^N-1:1>和DM2<2^N-1:1>的位以与采样时钟CLK的速率相同的速率改变。
[n0055] 针对每个给定的一个X(其中X为1到2^N-1)，单位电阻DAC元件110(X)包括由pMOS晶体管142和nMOS晶体管144形成的第一CMOS反相器(切换)电路，该第一CMOS反相器(切换)电路的源极-漏极路径串联耦合于第一参考电压Vrefp与第二参考电压Vrefm之间。切换电路响应于控制字中的某些控制字而在第一参考电压与第二参考电压之间切换，其中：pMOS晶体管142的栅极接收作为控制字DP1<2^N-1:1>的位DP1(X)的逻辑反相(由反相器146生成)的位DP1B(X)。nMOS晶体管144的栅极接收控制字DM1<2^N-1:1>的位DM1(X)。单位电阻DAC元件110(X)还包括由pMOS晶体管152以及nMOS晶体管154形成的第二CMOS反相器(切换)电路，该第二CMOS反相器(切换)电路的源极-漏极路径串联耦合于第一参考电压Vrefp与第二参考电压Vrefm之间。切换电路响应于控制字中的某些控制字而在第一参考电压与第二参考电压之间切换，其中：pMOS晶体管152的栅极接收作为控制字DP2<2^N-1:1>的位DP2(X)的逻辑反相的位DP2B(X)(由反相器146生成)。nMOS晶体管124的栅极接收控制字DM2<2^N-1:1>的位DM2(X)。晶体管142和144的公共漏极端子在节点160处连接至晶体管152和154的公共漏极端子。电阻器162耦合于节点160与产生输出电流信号的单位电阻DAC元件110(X)的第一输出节点164之间。
[n0056] 单位电阻DAC元件110(X)还包括由pMOS晶体管172和nMOS晶体管174形成的第三CMOS反相器(切换)电路，该第三CMOS反相器(切换)电路的源极-漏极路径串联耦合于第一参考电压Vrefp与第二参考电压Vrefm之间。切换电路响应于控制字中的某些控制字而在第一参考电压与第二参考电压之间切换，其中：pMOS晶体管172的栅极接收作为控制字DM1<2^N-1:1>的位DM1(X)的逻辑反相的位DM1B(X)(由反相器176生成)。nMOS晶体管174的栅极接收控制字DP1<2^N-1:1>的位DP1(X)。单位电阻DAC元件110(X)还包括由pMOS晶体管182和nMOS晶体管184形成的第四CMOS反相器(切换)电路，该第四CMOS反相器(切换)电路的源极-漏极路径串联耦合于第一参考电压Vrefp与第二参考电压Vrefm之间。切换电路响应于控制字中的某些控制字而在第一参考电压与第二参考电压之间切换，其中：pMOS晶体管182的栅极接收作为控制字DM2<2^N-1:1>的位DM2(X)的逻辑反相的位DM2B(X)(由反相器186生成)。nMOS晶体管184的栅极接收控制字DP2<2^N-1:1>的位DP2(X)。晶体管172和174的公共漏极端子在节点190处连接至晶体管182和184的公共漏极端子。电阻器192耦合于节点190与产生电流输出信号的单位电阻DAC元件110(X)的第二输出节点194之间。
[n0057] 由电路设计者基于电路的设计电压来选择第一参考电压Vrefp和第二参考电压Vrefm。在实施例中，例如，第一参考电压Vrefp＝1.1V，并且第二参考电压Vrefm＝0V。可以使用任何合适的调节器电压生成器电路来提供第一参考电压Vrefp和第二参考电压Vrefm。
[n0058] 在单位电阻DAC元件110(1)至110(2^N-1)的第一输出节点164处生成的电流输出信号在求和节点处连接在一起，以生成提供模拟反馈信号D的第一分量Outp的净输出DAC电流。在单位电阻DAC元件110(1)至110(2^N-1)的第二输出节点194处的电流输出信号在求和节点处被连接在一起，以生成提供模拟反馈信号D的第二分量Outm的净输出DAC电流。在该实施方式中，模拟反馈信号D是由Outp分量以及Outm分量形成的差分电流信号。Outp分量以及Outm分量输入至放大器OP输入端子。
[n0059] 应注意，尽管电路10优选地以差分形式实施，但能够以单端形式实施电路。
[n0060] 现在参考图6，其示出了四路信号生成器电路104的框图。使用分频器电路200对向四路信号生成器电路104输入的采样时钟CLK进行二分频，以输出二分频的时钟(DCLK)以及二分频的时钟的逻辑反相(即，相位相差180度)(DCLKB)。从DWA电路102接收到的2^N-1位输出DWA字(DWAout<2^N-1:1>)由电路202逻辑反相，以生成反相的2^N-1位输出DWA字(DWAoutB<2^N-1:1>)。逻辑延迟电路204接收采样时钟CLK并且输出相位延迟的采样时钟DlyCLK。如下所述，通过逻辑组合DWAout<2N-1:1>字、DWAoutB<2N-1:1>字、DCLK时钟和DCLKB时钟来生成四路控制字DP1<2N-1:1>、DP2<2N-1:1>、DM1<2N-1:1>和DM2<2N-1:1>。通过将DWAout<2^N-1:1>字以及DCLK时钟进行逻辑与(ANDing)运算210，然后响应于DlyCLK时钟而将逻辑与运算的结果锁存于锁存电路212中来生成控制字DP1<2^N-1:1>。通过将DWAout<2^N-1:1>字以及DCLKB时钟进行逻辑与214，然后响应于DlyCLK时钟而将逻辑与运算的结果锁存于锁存电路216中来生成控制字DP2<2^N-1:1>。通过将DWAoutB<2^N-1:1>字以及DCLK时钟进行逻辑与218，然后响应于DlyCLK时钟而将逻辑与运算的结果锁存于锁存电路220中来生成控制字DM1<2^N-1:1>。通过将DWAoutB<2^N-1:1>字与DCLKB时钟逻辑与(222)然后响应于DlyCLK时钟而将逻辑与运算的结果锁存于锁存电路224中来生成控制字DM2<2^N-1:1>。
[n0061] 图7示出了四路信号生成器电路104的操作的时序图。应注意，控制信号DP1(X)、DP2(X)、DM1(X)和DM2(X)的逻辑状态的变化响应于采样时钟CLK的相同边沿(在该情况下为后沿)而发生。因此，在控制信号DP1(X)、DP2(X)、DM1(X)和DM2(X)的逻辑状态中的变化以与采样时钟CLK的速率相同的速率发生。换言之，控制信号DP1(X)、DP2(X)、DM1(X)和DM2(X)的逻辑状态在至少与采样时钟CLK的一个周期的持续时间一样长的持续时间内保持恒定。该操作因为DCLK时钟和DCLKB时钟(以采样时钟CLK的速率的二分之一)通过与运算来控制逻辑组合功能而发生，该与运算根据DWAout(X)位和DWAoutB(X)位生成控制信号DP1(X)、DP2(X)、DM1(X)和DM2(X)。
[n0062] 在实施例中，一种电路包括：数模转换器(DAC)电路，具有2^N-1个单位电阻DAC元件，其中每个单位电阻DAC元件包括由四个2^N-1位控制信号的对应位控制的四个切换电路，其中对2^N-1个单位电阻DAC元件的输出进行求和以生成模拟输出信号；以及四路信号生成器电路，被配置为响应于采样时钟和2^N-1位温度计编码的输入信号而生成四个2^N-1位控制信号，其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得四个2^N-1位控制信号的位的所有逻辑状态至少在采样时钟的一个周期的持续时间内保持恒定。
[n0063] 在实施例中，一种西格玛-德尔塔模数转换器(ADC)电路包括：求和电路，被配置为接收模拟输入信号和模拟反馈信号并且生成差分信号；环路滤波器电路，被配置为对差分信号进行滤波并且生成变化信号；多位量化电路，被配置为量化变化信号并且生成2^N-1位温度计编码的信号；四路信号生成器电路，被配置为响应于采样时钟以及2^N-1位温度计编码的信号而生成四个2^N-1位控制信号；数模转换器(DAC)电路，具有2^N-1个单位电阻DAC元件，其中每个单位电阻DAC元件包括由四个2^N-1位控制信号的对应位控制的四个切换电路；其中对2^N-1个单位电阻DAC元件的输出进行求和以生成模拟反馈信号；以及其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得四个2^N-1位控制信号的位的所有逻辑状态至少在采样时钟的一个周期的持续时间内保持恒定。
[n0064] 在实施例中，一种西格玛-德尔塔模数转换器(ADC)电路包括：环路滤波器，被配置为接收模拟输入信号以及模拟反馈信号，并且该环路滤波器被配置为生成积分信号；多位量化电路，被配置为量化积分信号并且生成2^N-1位温度计编码的信号；四路信号生成器电路，被配置为响应于采样时钟以及2^N-1位温度计编码的信号而生成四个2^N-1位控制信号；数模转换器(DAC)电路，具有2^N-1个单位电阻DAC元件，其中每个单位电阻DAC元件包括由四个2^N-1位控制信号的对应位控制的四个切换电路；其中对2^N-1个单位电阻DAC元件的输出进行求和以生成模拟反馈信号；以及其中四路信号生成器电路控制四个2^N-1位控制信号的生成，以使得四个2^N-1位控制信号的位的所有逻辑状态至少在采样时钟的一个周期的持续时间内保持恒定。
[n0065] 尽管本文中在连续时间德尔塔-西格玛调制器的上下文中进行公开，但应理解，本文中的所公开的电路和操作也可应用于离散时间调制器。
[n0066] 虽然已经在附图和前述描述中详细地图示和描述了本实用新型，但这种图示和描述被视为是说明性或例示性的而非限制性的；本实用新型不限于所所公开的实施例。通过研究图式、公开内容和随附权利要求书，本领域的技术人员可在实践所要求的实用新型时理解和实现所公开的实施例的其他变型。

权利要求:
Claims (29)
[0001] 1.一种电子电路，其特征在于，包括：
数模转换器电路，具有2^N-1个单位电阻数模转换器元件，其中每个单位电阻数模转换器元件包括由四个2^N-1位控制信号的对应位控制的四个切换电路，其中对所述2^N-1个单位电阻数模转换器元件的输出进行求和以生成模拟输出信号；以及
四路信号生成器电路，被配置为响应于采样时钟和2^N-1位温度计编码的输入信号而生成所述四个2^N-1位控制信号，其中所述四路信号生成器电路控制所述四个2^N-1位控制信号的生成，以使得所述四个2^N-1位控制信号的位的所有逻辑状态至少在所述采样时钟的一个周期的持续时间内保持恒定。
[0002] 2.根据权利要求1所述的电子电路，其特征在于，所述四路信号生成器电路控制所述四个2^N-1位控制信号的生成，以使得在所述四个2^N-1位控制信号的位的逻辑状态中的所有变化响应于所述采样时钟的周期的相同前沿或后沿而发生。
[0003] 3.根据权利要求1所述的电子电路，其特征在于，所述四路信号生成器电路包括：分频器电路，所述分频器电路被配置为将所述采样时钟分频并且生成分频后的采样时钟，并且其中所述四路信号生成器电路控制所述四个2^N-1位控制信号的生成，以使得在所述四个2^N-1位控制信号的位的逻辑状态中的所有变化响应于所述分频后的采样时钟的边沿而发生。
[0004] 4.根据权利要求1所述的电子电路，其特征在于，每个单位电阻数模转换器元件的四个切换电路包括：
第一切换电路，被配置为响应于所述四个2^N-1位控制信号中的第二控制信号的逻辑反相以及所述四个2^N-1位控制信号中的第一控制信号，而在第一参考电压与第二参考电压之间切换第一公共节点；
第二切换电路，被配置为响应于所述四个2^N-1位控制信号中的第四控制信号的逻辑反相以及所述四个2^N-1位控制信号中的第三控制信号，而在所述第一参考电压与所述第二参考电压之间切换所述第一公共节点；
第三切换电路，被配置为响应于所述四个2^N-1位控制信号中的所述第一控制信号的逻辑反相以及所述四个2^N-1位控制信号中的所述第二控制信号，而在所述第一参考电压与所述第二参考电压之间切换第二公共节点；以及
第四切换电路，被配置为响应于所述四个2^N-1位控制信号中的所述第三控制信号的逻辑反相以及所述四个2^N-1位控制信号中的所述第四控制信号，而在所述第一参考电压与所述第二参考电压之间切换所述第二公共节点。
[0005] 5.根据权利要求4所述的电子电路，其特征在于，还包括：
第一电阻电路，被耦合于所述第一公共节点与第一求和输出节点之间，所述第一求和输出节点用于提供所述模拟输出信号的第一分量；以及
第二电阻电路，被耦合于所述第二公共节点与第二求和输出节点之间，所述第二求和输出节点用于提供所述模拟输出信号的第二分量。
[0006] 6.根据权利要求5所述的电子电路，其特征在于，所述第一分量与所述第二分量是所述模拟输出信号的差分电流。
[0007] 7.根据权利要求4所述的电子电路，其特征在于，所述四路信号生成器电路包括：
分频器电路，被配置为将所述采样时钟分频，并且生成分频后的采样时钟；
第一逻辑电路，被配置为将所述2^N-1位温度计编码的输入信号的每个位与所述分频后的采样时钟逻辑组合，以生成所述第二控制信号的对应位；
第二逻辑电路，被配置为将所述2^N-1位温度计编码的输入信号的每个位与所述分频后的采样时钟的逻辑反相逻辑组合，以生成所述第四控制信号的对应位；
第三逻辑电路，被配置为将所述2^N-1位温度计编码的输入信号的逻辑反相的每个位与所述分频后的采样时钟逻辑组合，以生成所述第一控制信号的对应位；以及
第四逻辑电路，被配置为将所述2^N-1位温度计编码的输入信号的所述逻辑反相的每个位与所述分频后的采样时钟的所述逻辑反相逻辑组合，以生成所述第三控制信号的对应位。
[0008] 8.根据权利要求7所述的电子电路，其特征在于，所述四路信号生成器电路还包括：锁存电路，用于所述四个2^N-1位控制信号中的每个2^N-1位控制信号，所述锁存电路被配置为响应于通过向所述采样时钟施加延迟生成的经延迟的采样时钟而锁存所述四个2^N-1位控制信号的所述位。
[0009] 9.根据权利要求1所述的电子电路，其特征在于，所述2^N-1位温度计编码的输入信号是利用数据加权平均生成的。
[0010] 10.根据权利要求9所述的电子电路，其特征在于，还包括数据加权平均电路，被配置为向接收到的2^N-1位温度计编码的信号应用数据加权平均，以便生成所述2^N-1位温度计编码的输入信号。
[0011] 11.根据权利要求10所述的电子电路，其特征在于，还包括多位量化电路，被配置为生成所述2^N-1位温度计编码的信号。
[0012] 12.一种西格玛-德尔塔模数转换器电路，其特征在于，包括：
环路滤波器电路，被配置为根据模拟输入信号与模拟反馈信号的差值生成差值信号，并且对所述差值信号进行滤波以生成变化信号；
多位量化电路，被配置为量化所述变化信号，并且生成2^N-1位温度计编码的信号；
四路信号生成器电路，被配置为响应于采样时钟以及所述2^N-1位温度计编码的信号而生成四个2^N-1位控制信号；
数模转换器电路，具有2^N-1个单位电阻数模转换器元件，其中每个单位电阻数模转换器元件包括由所述四个2^N-1位控制信号的对应位控制的四个切换电路；
其中对所述2^N-1个单位电阻数模转换器元件的输出进行求和，以生成所述模拟反馈信号；以及
其中所述四路信号生成器电路控制所述四个2^N-1位控制信号的生成，以使得所述四个2^N-1位控制信号的位的所有逻辑状态至少在所述采样时钟的一个周期的持续时间内保持恒定。
[0013] 13.根据权利要求12所述的西格玛-德尔塔模数转换器电路，其特征在于，所述2^N-1位温度计编码的信号是利用数据加权平均生成的。
[0014] 14.根据权利要求13所述的西格玛-德尔塔模数转换器电路，其特征在于，还包括数据加权平均电路，被配置为向来自所述多位量化电路的2^N-1位温度计编码的输出信号应用数据加权平均，以便生成所述2^N-1位温度计编码的信号。
[0015] 15.根据权利要求12所述的西格玛-德尔塔模数转换器电路，其特征在于，所述四路信号生成器电路控制所述四个2^N-1位控制信号的生成，以使得在所述四个2^N-1位控制信号的位的逻辑状态中的所有变化响应于所述采样时钟的周期的相同前沿或后沿而发生。
[0016] 16.根据权利要求12所述的西格玛-德尔塔模数转换器电路，其特征在于，所述四路信号生成器电路包括：分频器电路，所述分频器电路被配置为将所述采样时钟分频并且生成分频后的采样时钟，并且其中所述四路信号生成器电路控制所述四个2^N-1位控制信号的生成，以使得在所述四个2^N-1位控制信号的位的逻辑状态中的所有变化响应于所述分频后的采样时钟的边沿而发生。
[0017] 17.根据权利要求12所述的西格玛-德尔塔模数转换器电路，其特征在于，每个单位电阻数模转换器元件的四个切换电路包括：
第一切换电路，被配置为响应于所述四个2^N-1位控制信号中的第二控制信号的逻辑反相以及所述四个2^N-1位控制信号中的第一控制信号，而在第一参考电压与第二参考电压之间切换第一公共节点；
第二切换电路，被配置为响应于所述四个2^N-1位控制信号中的第四控制信号的逻辑反相以及所述四个2^N-1位控制信号中的第三控制信号，而在所述第一参考电压与所述第二参考电压之间切换所述第一公共节点；
第三切换电路，被配置为响应于所述四个2^N-1位控制信号中的所述第一控制信号的逻辑反相以及所述四个2^N-1位控制信号中的所述第二控制信号，而在所述第一参考电压与所述第二参考电压之间切换第二公共节点；以及
第四切换电路，被配置为响应于所述四个2^N-1位控制信号中的所述第三控制信号的逻辑反相以及所述四个2^N-1位控制信号中的所述第四控制信号，而在所述第一参考电压与所述第二参考电压之间切换所述第二公共节点。
[0018] 18.根据权利要求17所述的西格玛-德尔塔模数转换器电路，其特征在于，还包括：
第一电阻电路，被耦合于所述第一公共节点与第一求和输出节点之间，所述第一求和输出节点用于提供模拟输出信号的第一分量；以及
第二电阻电路，被耦合于所述第二公共节点与第二求和输出节点之间，所述第二求和输出节点用于提供所述模拟输出信号的第二分量。
[0019] 19.根据权利要求18所述的西格玛-德尔塔模数转换器电路，其特征在于，所述第一分量与所述第二分量是所述模拟输出信号的差分电流。
[0020] 20.根据权利要求17所述的西格玛-德尔塔模数转换器电路，其特征在于，所述四路信号生成器电路包括：
分频器电路，被配置为将所述采样时钟分频并且生成分频后的采样时钟；
第一逻辑电路，被配置为将所述2^N-1位温度计编码的信号的每个位与所述分频后的采样时钟逻辑组合，以生成所述第二控制信号的对应位；
第二逻辑电路，被配置为将所述2^N-1位温度计编码的信号的每个位与所述分频后的采样时钟的逻辑反相逻辑组合，以生成所述第四控制信号的对应位；
第三逻辑电路，被配置为将所述2^N-1位温度计编码的信号的逻辑反相的每个位与所述分频后的采样时钟逻辑组合，以生成所述第一控制信号的对应位；以及
第四逻辑电路，被配置为将所述2^N-1位温度计编码的信号的所述逻辑反相的每个位与所述分频后的采样时钟的所述逻辑反相逻辑组合，以生成所述第三控制信号的对应位。
[0021] 21.根据权利要求20所述的西格玛-德尔塔模数转换器电路，其特征在于，所述四路信号生成器电路还包括：锁存电路，用于所述四个2^N-1位控制信号中的每个2^N-1位控制信号，所述锁存电路被配置为响应于通过向所述采样时钟施加延迟生成的经延迟的采样时钟而锁存所述四个2^N-1位控制信号的所述位。
[0022] 22.一种西格玛-德尔塔模数转换器电路，其特征在于，包括：
环路滤波器，被配置为接收模拟输入信号以及第一模拟反馈信号并且生成积分信号；
多位量化电路，被配置为量化所述积分信号并且生成2^N-1位温度计编码的信号；
四路信号生成器电路，被配置为响应于采样时钟以及所述2^N-1位温度计编码的信号而生成四个2^N-1位控制信号；
第一数模转换器电路，具有2^N-1个单位电阻数模转换器元件，其中每个单位电阻数模转换器元件包括由所述四个2^N-1位控制信号的对应位控制的四个切换电路；
其中对所述第一数模转换器电路的所述2^N-1个单位电阻数模转换器元件的输出进行求和，以生成所述第一模拟反馈信号；以及
其中所述四路信号生成器电路控制所述四个2^N-1位控制信号的生成，以使得所述四个2^N-1位控制信号的位的所有逻辑状态至少在所述采样时钟的一个周期的持续时间内保持恒定。
[0023] 23.根据权利要求22所述的西格玛-德尔塔模数转换器电路，其特征在于，所述环路滤波器是至少三阶的，并且所述环路滤波器还接收第二模拟反馈信号以生成所述积分信号，并且所述电路还包括：
第二数模转换器电路，具有2^N-1个单位电阻数模转换器元件，其中每个单位电阻数模转换器元件包括由所述四个2^N-1位控制信号的对应位控制的四个切换电路；以及
其中对所述第二数模转换器电路的所述2^N-1个单位电阻数模转换器元件的输出进行求和，以生成所述第二模拟反馈信号。
[0024] 24.根据权利要求22所述的西格玛-德尔塔模数转换器电路，其特征在于，还包括数据加权平均电路，被配置为向来自所述多位量化电路的2^N-1位温度计编码的输出信号应用数据加权平均，以便生成所述2^N-1位温度计编码的信号。
[0025] 25.根据权利要求22所述的西格玛-德尔塔模数转换器电路，其特征在于，每个单位电阻数模转换器元件的四个切换电路包括：
第一切换电路，被配置为响应于所述四个2^N-1位控制信号中的第二控制信号的逻辑反相以及所述四个2^N-1位控制信号中的第一控制信号，而在第一参考电压与第二参考电压之间切换第一公共节点；
第二切换电路，被配置为响应于所述四个2^N-1位控制信号中的第四控制信号的逻辑反相以及所述四个2^N-1位控制信号中的第三控制信号，而在所述第一参考电压与所述第二参考电压之间切换所述第一公共节点；
第三切换电路，被配置为响应于所述四个2^N-1位控制信号中的所述第一控制信号的逻辑反相以及所述四个2^N-1位控制信号中的所述第二控制信号，而在所述第一参考电压与所述第二参考电压之间切换第二公共节点；以及
第四切换电路，被配置为响应于所述四个2^N-1位控制信号中的所述第三控制信号的逻辑反相以及所述四个2^N-1位控制信号中的所述第四控制信号，而在所述第一参考电压与所述第二参考电压之间切换所述第二公共节点。
[0026] 26.根据权利要求25所述的西格玛-德尔塔模数转换器电路，其特征在于，还包括：
第一电阻电路，被耦合于所述第一公共节点与第一求和输出节点之间，所述第一求和输出节点用于提供模拟输出信号的第一分量；以及
第二电阻电路，被耦合于所述第二公共节点与第二求和输出节点之间，所述第二求和输出节点用于提供所述模拟输出信号的第二分量。
[0027] 27.根据权利要求26所述的西格玛-德尔塔模数转换器电路，其特征在于，所述第一分量与所述第二分量是所述模拟输出信号的差分电流。
[0028] 28.根据权利要求25所述的西格玛-德尔塔模数转换器电路，其特征在于，所述四路信号生成器电路包括：
分频器电路，被配置为将所述采样时钟分频并且生成分频后的采样时钟；
第一逻辑电路，被配置为将所述2^N-1位温度计编码的信号的每个位与所述分频后的采样时钟逻辑组合，以生成所述第二控制信号的对应位；
第二逻辑电路，被配置为将所述2^N-1位温度计编码的信号的每个位与所述分频后的采样时钟的逻辑反相逻辑组合，以生成所述第四控制信号的对应位；
第三逻辑电路，被配置为将所述2^N-1位温度计编码的信号的逻辑反相的每个位与所述分频后的采样时钟逻辑组合，以生成所述第一控制信号的对应位；以及
第四逻辑电路，被配置为将所述2^N-1位温度计编码的信号的所述逻辑反相的每个位与所述分频后的采样时钟的所述逻辑反相逻辑组合，以生成所述第三控制信号的对应位。
[0029] 29.根据权利要求28所述的西格玛-德尔塔模数转换器电路，其特征在于，所述四路信号生成器电路还包括：锁存电路，用于所述四个2^N-1位控制信号中的每个2^N-1位控制信号，所述锁存电路被配置为响应于通过向所述采样时钟施加延迟生成的经延迟的采样时钟而锁存所述四个2^N-1位控制信号的所述位。

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US20210184691A1|2021-06-17|

US11152951B2|2021-10-19|

CN112994700A|2021-06-18|

引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

US5283580A|1992-09-28|1994-02-01|Motorola, Inc.|Current/resistor digital-to-analog converter having enhanced integral linearity and method of operation|

JP4048208B2|2005-07-22|2008-02-20|株式会社半導体理工学研究センター|バンドパスδσａｄ変調器及びデジタル無線受信機|

US7605740B2|2005-12-12|2009-10-20|Nxp B.V.|Flash analog-to-digital converter|

DE102006002901B4|2006-01-20|2013-03-07|Infineon Technologies Ag|Multibit-Sigma-Delta-Wandler|

US7456766B2|2006-07-19|2008-11-25|Qualcomm Incorporated|Sigma-delta modulation with offset|

US8306106B2|2010-04-27|2012-11-06|Equiphon, Inc.|Multi-edge pulse width modulator with non-stationary residue assignment|

US8319674B2|2010-09-11|2012-11-27|Dialog Semiconductor Gmbh|Compensation of loop-delay quantizer in continuous-time and hybrid sigma-delta analog-to-digital modulators|

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US10790842B1|2019-10-31|2020-09-29|Infineon Technologies Ag|System and method for a successive approximation analog-to-digital converter|

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